首页
学习
活动
专区
圈层
工具
发布
首页
学习
活动
专区
圈层
工具
MCP广场
社区首页 >专栏 >首发 | 北京踏歌智行完成Pre-A轮数千万融资,辰韬资本领投

首发 | 北京踏歌智行完成Pre-A轮数千万融资,辰韬资本领投

作者头像
AI科技大本营
发布于 2018-04-28 01:30:24
发布于 2018-04-28 01:30:24
73200
代码可运行
举报
运行总次数:0
代码可运行

10月30日,AI科技大本营获悉,北京踏歌智行有限公司刚刚完成了Pre-A轮数千万融资。本轮融资由辰韬资本领投,东方汇泉金融控股集团及柏溪创投跟投。

北京踏歌智行成立于2016年10月。作为无人驾驶方案提供商,除提供传统的线控内嵌式无人驾驶技术方案,另辟蹊径通过驾驶机器人来快速实现无人驾驶。其团队核心成员拥有十余年车辆智能化研究经验。公司专注于封闭区域、低速、固定线路的自动驾驶智能车系统开发和推广应用,目前应用场景包括园区矿区物流、汽车测试、工程机械作业等领域。

工程机械:为国内最大的工程机械集团提供无人驾驶解决方案

代码语言:javascript
代码运行次数:0
运行
复制

汽车测试场:应用于亚洲最大的汽车试验场

园区物流运输:为国内最大的电动箱式物流车公司提供无人驾驶解决方案

踏歌智行的愿景在于通过智能驾驶技术将人类从繁重,恶劣的工作环境中解放出来。

当前在全球智能网联汽车加速发展的趋势下,AI技术的应用,国家政策的支持,专注于无人驾驶技术的创业公司越来越受到资本市场的关注和青睐,踏歌智行则横跨AI、机器人、智能驾驶三个风口。

对于为什么会选择踏歌智行,辰韬资本的管理合伙人何建文从三个方面进行了分析:

  • 从行业角度,首先,我们非常看好自动驾驶的未来前景。短期来说,辰韬资本认为,ToB领域,低速、道路环境简单、固定路线、载物的应用场景更容易落地。并且在某些环境恶劣或重复性、高强度劳动的应用场景下,自动驾驶替代有人驾驶的需求也足够刚性。
  • 从产品技术角度,智能化、无人化是未来技术和产业发展的趋势。但无人驾驶技术在乘用车上的应用,会受到政策、法律风险以及技术成熟周期长的风险影响,产品落地时间不确定。而踏歌智行专注于无人驾驶技术快速落地实现,内嵌式控制和驾驶机器人控制技术路线并行,聚焦于封闭场景,首先选择在工作环境最危险,作业条件最恶劣的封闭场景内实现无人驾驶。
  • 从公司和团队核心成员角度,首先,踏歌技术团队在自动驾驶领域具有多年的研发经验和行业资源,其驾驶机器人方案相较于线控方案实现成本更低,改造周期也更短。经过多年打磨,产品可靠性和精确性已达到商用水平。其次,踏歌团队低调务实,团队极具战斗力,这也是我们极为看重的品质。此外,踏歌智行团队核心成员不仅具有丰富的技术背景和行业影响力,对市场的定位也非常准确、清晰。

之后,辰韬资本也继续会在自动驾驶核心传感器、控制层解决方案等领域继续寻找投资机会。

柏溪创投创始合伙人张永阳表示:踏歌智行的技术团队开发能力强、工作踏实,具有创业公司的开拓精神。

东方汇泉金融控股集团首席投资官史煜还表示:今后除了资金支持,还会从公司管理,团队建设,市场开拓等方面助力踏歌智行,实现公司的高速成长。

关于辰韬资本

辰韬资本旗下管理基金首期规模达30亿人民币,专注于新能源汽车以及智能驾驶、工业自动化、文化和游戏领域,并与多只大型基金就新能源汽车产业投资结成深度战略合作。东方汇泉金融控股集团,具有20多年的实业经营,实业投资,金融投资,互联网产业开发的经验。柏溪创投由一群在制造、通讯、移动互联网、咨询、金融行业的企业家发起,专注于企业级服务、消费升级、AI领域早期创业项目的孵化与投资。

本文参与 腾讯云自媒体同步曝光计划,分享自微信公众号。
原始发表:2017-10-30,如有侵权请联系 cloudcommunity@tencent.com 删除

本文分享自 AI科技大本营 微信公众号,前往查看

如有侵权,请联系 cloudcommunity@tencent.com 删除。

本文参与 腾讯云自媒体同步曝光计划  ,欢迎热爱写作的你一起参与!

评论
登录后参与评论
暂无评论
推荐阅读
编辑精选文章
换一批
时序分析笔记系列(四)、系统时序题目分析
假设存在posetive clock skew为10ns,问最高电路电路频率?系统能忍受的最大posetive clock skew。(Tset_up=1ns 、Thold=1ns 、Tcllk_q=1ns )?
根究FPGA
2020/06/29
1.4K0
【干货】八小时超长视频教你掌握FPGA时序约束!
注:零基础学会FPGA时序约束。本期推送配套相关独家教学视频,关注公众号,后台回复“时序分析培训”或留下您的邮箱,即可获取视频链接。视频内容是由团队郑圆圆同学讲解,欢迎批评指正。以下是节选的视频片段。
网络交换FPGA
2020/06/02
4.1K4
【干货】八小时超长视频教你掌握FPGA时序约束!
【vivado学习五】时序分析
典型的时序模型由发起寄存器、组合逻辑和捕获寄存器3部分组成,如图1所示形成了三条时钟路径:原时钟路径(Source Clock path)、数据时钟路径(Data path)、目的时钟路径(Destination Clock path)。
FPGA开源工作室
2019/10/29
1.7K0
【vivado学习五】时序分析
FPGA中的时序约束--从原理到实例
建立时间和保持时间是FPGA时序约束中两个最基本的概念,同样在芯片电路时序分析中也存在。
网络交换FPGA
2019/10/29
6.4K0
FPGA中的时序约束--从原理到实例
时序分析笔记系列(一)、建立与保持时间etc.
Tco即D触发器时钟到输出延时,指的是时钟信号在寄存器引脚上发生转变之后,在由寄存器的数据输出引脚上获得有效输出所需要的最大时间,也叫做Tclk_q。
根究FPGA
2020/06/29
2.9K0
今日说“法”:TimeQuest约束外设之诡异的Create Generated Clocks
大侠好,欢迎来到FPGA技术江湖,江湖偌大,相见即是缘分。大侠可以关注FPGA技术江湖,在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源,或者一起煮酒言欢。
FPGA技术江湖
2020/12/29
4650
今日说“法”:TimeQuest约束外设之诡异的Create Generated Clocks
数字IC笔试题(5)——静态时序分析【hold time裕量计算】【时序违例计算】
下面的电路中,flip-flop 2 的 hold time margin 是多少 ns?
FPGA探索者
2021/10/25
2.7K0
数字IC笔试题(5)——静态时序分析【hold time裕量计算】【时序违例计算】
FPGA时序约束理论篇之时序路径与时序模型
  典型的时序路径有4类,如下图所示,这4类路径可分为片间路径(标记①和标记③)和片内路径(标记②和标记④)。
猫叔Rex
2020/06/30
1.4K0
FPGA时序约束理论篇之时序路径与时序模型
简谈FPGA设计中系统运行频率计算方法与组合逻辑的层级
大侠好,欢迎来到FPGA技术江湖,江湖偌大,相见即是缘分。大侠可以关注FPGA技术江湖,在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源,或者一起煮酒言欢。
FPGA技术江湖
2020/12/29
9740
简谈FPGA设计中系统运行频率计算方法与组合逻辑的层级
数字IC设计经典笔试题之【FPGA基础】
同步电路的速度是指同步系统时钟的速度,同步时钟愈快,电路处理数据的时间间隔越短,电路在单位时间内处理的数据量就愈大。假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间(Tco=Tsetpup+Thold);Tdelay是组合逻辑的延时;Tsetup是D触发器的建立时间。假设数据已被时钟打入D触发器,那么数据到达第一个触发器的Q输出端需要的延时时间是Tco,经过组合逻辑的延时时间为Tdelay,然后到达第二个触发器的D端,要希望时钟能在第二个触发器再次被稳定地打入触发器,则时钟的延迟必须大于Tco+Tdelay+Tsetup,也就是说最小的时钟周期Tmin =Tco+Tdelay+Tsetup,即最快的时钟频率Fmax =1/Tmin。FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。因为Tco和Tsetup是由具体的器件工艺决定的,故设计电路时只能改变组合逻辑的延迟时间Tdelay,所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存,而要使电路稳定工作,时钟周期必须满足最大延时要求。故只有缩短最长延时路径,才能提高电路的工作频率。可以将较大的组合逻辑分解为较小的N块,通过适当的方法平均分配组合逻辑,然后在中间插入触发器,并和原触发器使用相同的时钟,就可以避免在两个触发器之间出现过大的延时,消除速度瓶颈,这样可以提高电路的工作频率。这就是所谓"流水线"技术的基本设计思想,即原设计速度受限部分用一个时钟周期实现,采用流水线技术插入触发器后,可用N个时钟周期实现,因此系统的工作速度可以加快,吞吐量加大。注意,流水线设计会在原数据通路上加入延时,另外硬件面积也会稍有增加。
数字芯片社区
2020/07/20
1.7K0
解决时序违例就看这篇文档
针对时序收敛,Xilinx提供了一套完备的方法学,也就是基线设计流程,这使得时序收敛变得有章可循,而不再是盲目尝试。同时,借助Vivado强大的分析处理能力、可视化功能和交互式功能,设计者可进一步加速时序收敛的进程。
Lauren的FPGA
2019/10/31
3.7K0
时序分析笔记系列(二)、启动沿与锁存沿
Launch Edge:启动边沿,指的是产生数据的register1所使用的时钟的上升沿。
根究FPGA
2020/06/29
1.9K0
今日说“法”:TimeQuest约束外设之诡异的Create Generated Clocks
欢迎大侠来到FPGA技术江湖新栏目今日说“法”,当然,在这里我们肯定不是去研究讨论法律法规知识,那我们讨论什么呢,在这里我们讨论的是产品研发以及技术学习时一些小细节小方法等,欢迎大家一起学习交流,有好的灵感以及文章随笔,欢迎投稿,投稿请标明笔名以及相关文章,投稿接收邮箱:1033788863@qq.com。今天带来的是“TimeQuest约束外设之诡异的Create Generated Clocks”,话不多说,上货。
FPGA技术江湖
2021/04/16
4280
今日说“法”:TimeQuest约束外设之诡异的Create Generated Clocks
FPGA STA(静态时序分析)
大侠好,欢迎来到FPGA技术江湖,江湖偌大,相见即是缘分。大侠可以关注FPGA技术江湖,在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源,或者一起煮酒言欢。
FPGA技术江湖
2020/12/29
1.5K1
FPGA STA(静态时序分析)
时序分析笔记系列(三)、系统最大时钟频率计算
Tclk >= Tco + Tlogic + Trouting + Tsu - Tskew
根究FPGA
2020/06/29
5.5K0
时序分析中的基本概念和术语
1.建立保持时间 2.四种时序路径 第一类时序路径:从设备A的时钟到FPGA的第一级寄存器的数据输入端口 第二类时序路径:两个同步原件之间的路径,比如rega时钟端口到regb的数据端口 第三类
瓜大三哥
2018/02/24
1.5K0
时序分析中的基本概念和术语
时序分析笔记系列(五)、IO约束与时钟约束
管脚约束就是指管脚分配,指定管脚的PACKAKE_PIN(管脚位置)和PACKAGE_IOSTARD(电平标准)两个属性的值。
根究FPGA
2020/06/29
2.8K0
IO约束(下)
Output接口类型和约束 FPGA 做Output 的接口时序同样也可以分为系统同步和源同步。在设置XDC约束时,总体思路与Input类似,只是换成要考虑下游期间的时序模型。另外,在源同步接口中,定义接口约束之前,需要用create_generated_clock先定义送出的随路时钟。 系统同步接口 与Input 的系统同步接口一样,FPGA做Output接口的系统同步设计,新偏见只传递数据信号,时钟信号的同步完全依靠板级设计来对齐。所以设置约束时候要考虑的仅仅是下游期间的Tsu/Th和数据在板级的延时。
瓜大三哥
2018/02/26
1.2K0
IO约束(下)
FPGA设计的8大重要知识点,你都get了吗?
大侠好,欢迎来到FPGA技术江湖,江湖偌大,相见即是缘分。大侠可以关注FPGA技术江湖,在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源,或者一起煮酒言欢。
FPGA技术江湖
2020/12/30
7730
FPGA设计的8大重要知识点,你都get了吗?
FPGA时序分析
时序约束对项目有什么影响? • 实现工具不会试图发现能够获得最佳速度的布局和布线方式 – 相反,设计实现工具试图满足您设定的性能目标 • 性能目标通过时序约束来体现 – 时序约束提高设计性能的途径是将逻辑放得尽可能近,从而使用尽可能短的布线资源 – 请注意,当我们讨论约束编辑器时,我们在这儿指的是Xilinx Constraints Editor
碎碎思
2020/06/30
6880
推荐阅读
相关推荐
时序分析笔记系列(四)、系统时序题目分析
更多 >
领券
问题归档专栏文章快讯文章归档关键词归档开发者手册归档开发者手册 Section 归档
本文部分代码块支持一键运行,欢迎体验
本文部分代码块支持一键运行,欢迎体验