简单Verilog for-循环中的错误
简单Verilog for-循环中的错误
提问于 2017-01-30 01:58:15
我正在熟悉Verilog做的小练习，现在我正在尝试实现一个线性反馈移位寄存器。
我试图使用for-循环对始终块中的触发器链进行建模，但是iverilog一直给我错误寄存器I‘在lfsr中未知，其中"i“是迭代变量，lfsr是我的模块。
always @(posedge clk or negedge res_n) begin
if(res_n == 0) begin
// ... implement reset
end
else begin
flops[0] <= input_wire;
for (i = 0; i <= width-2; i = i+1) begin
flops[i+1] <= flops[i];
end
end
end有人能帮帮我吗？
谢谢。
回答 2
Stack Overflow用户
回答已采纳
发布于 2017-01-30 02:02:37
您应该首先声明变量i，否则我将被视为没有规范的寄存器。这将使编译器返回unknown register错误。
在for代码块外声明i为整数，如下所示：
integer i;Stack Overflow用户
发布于 2017-01-30 02:34:04
正如另一个答案所述，您需要在for循环中声明循环变量。但是，这不需要在always块之外。相反，如果(并且只有当)标记一个begin.end块时，您可以在其中声明循环变量。这个解密必须是在区块内的第一个。这具有更好的封装性的优点：
always @(posedge clk or negedge res_n) begin
if(res_n == 0) begin
// ... implement reset
end
else begin : SOME_NAME
// ^
// |
// this is a label
integer i; // declaring i here results in better encapsulation
// the declaration HAS to be before "imperative" (ie executable) code
flops[0] <= input_wire;
for (i = 0; i <= width-2; i = i+1) begin
flops[i+1] <= flops[i];
end
end
end页面原文内容由Stack Overflow提供。腾讯云小微IT领域专用引擎提供翻译支持
原文链接：
https://stackoverflow.com/questions/41933060
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